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Application of partial-order methods for the verification of closed-loop SDL systemsSAC'11 - 26th Symposium On Applied Computing, Mar 2011, TaiChung, Taiwan. pp.ACM 978-1-4503-0113-8/11/03
Communication dans un congrès
hal-00635533v1
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Partial Order Application for Software Formal VerificationConférence Embedded Real Time Software and Systems (ERTS'10), May 2010, Toulouse, France. pp.Non renseigne
Communication dans un congrès
hal-00517269v1
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Expérimentation d'un langage de contexte et de propriétés pour la validation formelle de modèles logicielsSéminaire Action IDM-INNFORSID : Exigence, Traçabilité et Co-conception dans les processus de développement, 2009, Paris, France
Communication dans un congrès
hal-00517273v1
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Context Constraints Method for Software Formal VerificationESA Workshop on Avionics Data, Control and Software Systems (ADCSS), Nov 2009, Noordwijk, Netherlands
Communication dans un congrès
hal-00517272v1
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Context Modelling and Partial-Order Reduction: Application to SDL Industrial Embedded SystemsIEEE SIES'10 - Symposium on industrial Embedded Systems, Jul 2010, Trento, Italy
Communication dans un congrès
hal-00635897v1
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Modélisation de Contextes et Réduction d'Ordres-Partiel pour la Vérification Efficace de Systèmes SDLConférence Approches Formelles dans l'Assistance au Développement de Logiciels (AFADL'10), Poitiers-Futuroscope, 09-11, Jun 2010, Poitiers, France. pp.Non renseigne
Communication dans un congrès
hal-00517271v1
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Experience of an efficient and actual MDE process : design and verification of ATC onboard systemConférences on UML&FORMAL METHODS, Oct 2008, Kitakyushu-city, Japan
Communication dans un congrès
hal-00517277v1
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